Laporan Akhir 1 M3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Link Download

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

• Panel DL 2203C
• Panel DL 2203D
• Panel DL 2203S
• Jumper
• Modul D'Lorenzo

• Jumper

3. Rangkaian [kembali]

4. Prinsip Kerja [kembali]

Pada percobaan 1 ini, menggunakan rangkaian counter asyncronous, dimana vcc mengaliri switch SPDT ketika switch SPDT berlogika 1, dan juga mengaliri input J dan K pada Flip Flop yang pertama dan input CLK dihubungkan ke clock. arus dari SPDT dialirkan menuju setiap input RS pada setiap flip flop dan input JK  pada setiap flip flop berikutnya. sedangkan input CLK pada setiap flip flop setelah flip flop pertama dihubungkan dengan input Q atau pun Q' Flip Flop sebelumnya, sehingga perubahan logic probe pada setiap outpiakan bergulir.

Ketika CLK Flip flop dihubungkan ke Q flip flop sebelumnya maka akan terangkai counter UP, dimana Logic Probe akan berubah dari nilai desimal terkecil (0) hingga ke nilai desimal maksimal

Ketika CLK Flip flop dihubungkan ke Q' flip flop sebelumnya maka akan terangkai counter Down, dimana Logic Probe akan berubah dari nilai desimal maksimal hingga ke nilai desimal terkecil.

5. Video Percobaan [kembali]

6. Analisis [kembali]

    1. Analisa output percobaan berdasarkan IC yang digunakan?

Percobaan ini merupakan rangkaian counter asynchronous, berdasarkan IC yang digunakan yaitu J-K flip flop IC 74LS112 dengan input clock active low, rangkaian tersebut tergolong kedalam IC counter down yang mana output dari JK FLIP FLOP dimulai dari binner 1111, 1110, 1101, 1100, 1011, 1010, 1001, 1000, 0111, 0110, 0101, 0100, 0011, 0010, 0001, 0000 yang mana apabila dikonversi ke bilangan hexadesimal susunan bit-bit ini akan menghasilkan output dari 15-0.

    2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga? 

Untuk output dari JK flipflop tergantung dari input yang diberikan. Pada flip flop kedua, sinyal clock diambil dari output pada FF pertama. Pada flip flop ini, membutuhkan 2 kali lipat dari jumlah time clock pada FF pertama. H1 bernilai 1 (aktif), saat clock fall time, tepat pada 1 clock hasil output dari FF pertama. Kemudian 1 clock berikutnya, nilai H1 0. Sehingga pada flip flop kedua membutuhkan 2 clock untuk naik, dan 2 clock untuk turun.

Pada flip flop ketiga, sinyal clock diambil dari output pada FF sebelumnya. Pada flip flop ini, membutuhkan 2 kali lipat dari jumlah time clock pada FF kedua. H2 bernilai 1 (aktif), saat clock fall time, tepat pada 1 clock hasil output dari IC dua. Kemudian 1 clock berikutnya, nilai H2 0. Berarti pada flip flop ketiga membutuhkan 4 clock untuk naik dan 4 clock untuk turun.

7. Link Download [kembali]

    Link Download Rangkaian [disini]

    Link Download Video Praktikum [disini]

    Link Download HTML [disini]

    Link Download Datasheet JK FF [disini]